以时间缩微替代几何缩微：在 underlying（底层）制造工艺尺寸（纳米数）受限的情况下，不再一味追求把晶体管本身变小，而是转而攻克信号在芯片内部的传播时延。 [1, 2]

降低时间常数 ( au )：通过系统性优化物理底层的晶体管结构、互连电阻以及寄生电容，全面缩短信号传输和处理的延迟（( au ) 代表物理学中的时间常数）。 [1, 2]

逻辑折叠技术（Logic Folding）：打破传统的单层芯片逻辑布局，将其升级为多层折叠设计（例如由单层扩展至双层），从而大幅缩短导线长度，并在系统层面上使晶体管密度和算力性能实现阶跃式提升。 [1, 2]

已有成果：在过去 6 年的探索实践中，华为基于“韬定律”已经成功设计并量产了 381 款芯片。 [1, 2]

首款商用落地：2026 年秋季面世的全新“麒麟 2026”手机芯片（预计搭载于 Mate 90 系列）将率先全面采用逻辑折叠技术，这也是该技术在商用移动端的首次落地。 [1, 2]

终极演进目标：未来 10 年将走向全面折叠与更多层的多层折叠。预计到 2031 年，其高端芯片的晶体管密度和系统综合性能将等效赶上全球最先进的 1.4 纳米制程。 [1, 2, 3, 4]

3D IC / 高级封装：属于系统级/芯片级堆叠。它把已经制造好的、功能独立的芯片（如 CPU、内存、GPU）像乐卡积木一样堆叠在一起。

逻辑折叠（Logic Folding）：属于标准单元级（Standard Cell Level）/ 晶体管级的微观重构。它是在设计单颗芯片内部逻辑时，将原本在二维平面上展开的逻辑门（Gates）和触发器（Flip-Flops）在微观层面上进行物理折叠。

3D IC：两层芯片之间主要通过 TSV（硅通孔） 或混合键合（Hybrid Bonding） 连接。虽然距离缩短了，但仍属于微米级（(mu m)）跨度，面临寄生电容大、信号跨芯片传输的时延问题。

逻辑折叠：直接在芯片内部进行垂直或准垂直的微观连接。互连跨度直接缩短到纳米级（(nm)）。它从根本上消除了长距离金属导线，极大降低了互连电阻（R）和电容（C），从而让时间常数 ( au = R imes C) 大幅减小。

3D IC：通常是“先设计/制造单颗芯片，后打包封装”。EDA 工具主要解决芯片之间的接口、对齐和散热。

逻辑折叠：是“把封装深度融合进 EDA 芯片设计”[1, 2]。在写代码、跑布线（P&R）的阶段，EDA 软件就已经在三维空间里拆解逻辑关系了[1, 2]。这对华为的 EDA 工具链（如时序分析、布局布线）提出了颠覆性的极高要求。

3D IC：主要解决“內存墙”（Memory Wall）和功耗墙，比如把 HBM 显存贴在 GPU 旁边。

逻辑折叠：主要解决“二维布线阻塞”（Routing Congestion）和时钟树延迟（Clock Skew）。当晶体管不能做小时，芯片面积变大会导致导线太长、信号传不过去。折叠可以直接在成熟工艺下让等效晶体管密度暴增。